電子回路の例題２問目、の補足。

ここの補足です。

【解説】
≪解法のポイント≫
・半導体スイッチング素子の損失について、電圧波形および電流波形から計算する手法を理解する。
・MOS形電界効果トランジスタのスイッチング動作の概要を理解する。

設 問の図１（手書き）に示す回路は、直流チョッパを簡略化した等価回路であり、NチャネルMOS形電界効果トランジスタをスイッチ素子として用いて示したも のである。ただし、この問題ではスイッチ素子の損失に焦点を当てているため、インダクタおよびスイッチング制御回路は省略してある。

MOS形電界効果トランジスタQのゲート端子（SW)に設問の図２（ａ）の電圧波形が印加されると、スイッチＱがオフ／オフ動作を行うが、ＭＯＳ形電界効果トランジスタがスイッチング動作を行う際には一定のスイッチング時間が存在する。設問の図２のtONの区間は、ゲート端子にオン信号が入力されてからMOS形電界効果トランジスタが完全に導通状態になるまでの時間であり、「ターンオン時間」と呼ばれる。ｔＯＦＦの区間は、ゲート端子にオフ信号が入力されてからＭＯＳ形電界効果トランジスタが完全に遮断状態になるまでの時間であり、「ターンオフ時間」と呼ばれる。

ター ンオン時間およびターンオフ時間では、ＭＯＳ形電界効果トランジスタが完全な導通状態になっておらず、ドレイン・ソース間電圧Ｖｄｓが変化していく過程で ドレイン電流Ｉｄが流れている。つまり、ドレイン・ソース間電圧Ｖｄｓが残る期間とドレイン電流Ｉｄが流れる期間が重なり、この区間でＶｄｓ×Ｉｄで計算 される電力損失が発生する。この損失の事を「スイッチング損失」という。

また、設問の図２の区間ｔ５では、ＭＯＳ形電界効果トランジスタは完全な導通状態となっており、ドレイン・ソース間電圧Ｖｄｓは、ほぼゼロとなる。しかし、完全にゼロでなく、ＭＯＳ形電界効果トランジスタのチャネル抵抗（一般にオン抵抗Ｒｄ（ＯＮ）という）が存在し、ドレイン電流が流れる事によってＩｄ＾２×Ｒｄ（ＯＮ）で計算される電力損失が発生する。この損失の事を「導通損失」という。

【補足】
半 導体のスイッチ素子を用いたインバータや直流チョッパなどのパワーエレクトロニクス技術は、機器の電力損失を大幅に低減でき、省エネを実現する重要な技術 である。パワーエレ機器では、スイッチ素子の温度上昇を抑制する事が機器の信頼性を向上させるうえでの技術課題となっている。

この問題では、半導体スイッチ素子の一例としてＭＯＳ形電界効果トランジスタを取り上げ、その電力損失が発生するメカニズムの概要をスイッチング損失と導通損失とについて説明した。

ところで、このスイッチング損失と導通損失は、一方を低減化させようとすると、もう一方が増大してしまう性質がある。

例えば、ＭＯＳ形電界効果トランジスタの半導体チップ面積を大きくすると、チャネル抵抗の断面積が大きくなるので、オン抵抗Ｒｄ（ＯＮ）を低減させる事ができる。Ｉ＾２・Ｒで計算される導通損失は減少する。

し かし、半導体チップ面積を大きくすると、半導体内部の端子間、例えば、ゲート・ドレイン間に等価的に生じる容量が増大する（コンデンサの極板間面積が大き くなると静電容量が大きくなるのと同じ）。スイッチング動作のターンオン時間およびターンオフ時間とは、この端子間の等価容量を充放電する時間のことであ る。したがって、容量が増大すると、ターンオン時間およびターンオフ時間が長くなり、スイッチング損失は増大してしまう事になる。このように、スイッチン グ損失と導通損失とを同時に低減する事は一般的にはできない。

最新のＭＯＳ形電界効果トランジスタの開発では、チャネル抵抗を低減化させ ても、端子間の等価容量を増大させないような素子内部の構造を工夫する取り組みが行われている。さらに、ソフトスイッチング技術などスイッチング損失を低 減化するスイッチング制御回路の開発も行われている。

このように半導体スイッチを用いたスイッチング回路では、トータルの損失をいかに低減するかが大きな技術開発課題となっている。

以上、です。手書きも参照、で…。